EDA论文 频率计的设计院系：机电学院 班级：应教112班 姓名：袁文浩 学号：20110325216
摘要..............................................................................................................................1 概述..............................................................................................................................2
一、 总体设计.................................................................................................2 二、 频率计的组成.........................................................................................3
1. 十进制计数器的设计......................................................................4 2. 数据锁存部分的实现......................................................................6 3. 标准脉冲部分的实现......................................................................8
三、 频率计的实现.........................................................................................7 四、 总结.........................................................................................................8 参考文献......................................................................................................................8 附录一..........................................................................................................................9
摘要：
现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，EDA技术是指以计算机为工作平台融合了应用技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。正是由于频率计能够快速准确的捕捉到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。
关键字：EDA、VHDL、频率计
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概述
频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。其最基本的工作原理为：当被测信号在特定时间段T内的周期个数为N时，则被测信号的频率f=N/T。目前频率计的设计方法有很多，但用EDA可以更加快速、灵活地设计出符合要求的抢答器，优于其他设计方法，使设计过程达到高度自动化。本文所介绍的频率计以ACEX1 KEP1K30QC208-2作为控制核心设计而成。与传统设计相比，不仅简化了接口和控制，也提高了系统的整体性能和工作可靠性，具有电路简单，操作方便，灵敏可靠等优点。
一、 总体设计思路
频率计应包括以下部分：标准脉冲产生电路、计数部分、数据锁存部分、频率显示部分。结构框图如下：
图1-1 频率计结构框图
标准脉冲产生部分为计数器和数据锁存部分提供基础秒脉冲，用以复位和锁存。计数部分由5个十进制计数器组成，最大计数值为99999。数据锁存部分用来锁存计数值为显示部分提供频率数据。
二、 频率计的组成
本文使用的芯片为ACEX1 KEP1K30QC208-2，这里主要介绍频率计的标准脉冲
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产生部分、计数部分和数据锁存部分。
1、 十进制计数器的设计
本文中的十进制计数器由5个一位十进制计数器组成，单个计数器设计VHDL代码如下：
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is
port (clk,rst: in std_logic;
dout:out std_logic_vector(3 downto 0);--计数值输出 cout:out std_logic );--计数进位输出 end;
architecture one of counter is begin
process(clk,rst)
variable q :std_logic_vector(3 downto 0);--定义一个变量q begin
if rst='0' then q:=(others =>'0');--复位低电平时，计数寄存器清零 elsif clk'event and clk='1' then--测试时钟上升沿 if q<9 then q:=q+1;--计数小于九继续累加 else q:=(others=>'0');--否则计数清零 end if; end if;
if q=\"1001\" then cout<='1'; else cout<='0';
dout<=q; --计数寄存器的值 输出端口 end if;
end process; end;
生成后的十进制计数器元件如图所示：
图2-1-1 一位十进制计数器
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波形图如下：
图2-1-2 一位十进制计数器波形图
组成的5位十进制计数器包括一个待测脉冲输入端、一个复位端和五个四位二进制数据输出端，其中复位端为低电平有效。接线如下图：
图2-1-3 五位十进制计数器
clk：为待测脉冲输入端；rst：为数据清零端；output：为计数数据输出端。
2、 数据锁存部分的实现
数据锁存部分主要用来锁存计数器的计数值送入显示部分，显示实际频率值。数
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据锁存部分由5个四位锁存器构成，单个锁存器VHDL代码如下： library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity latch1 is
port( en :in std_logic; --en为锁存器使能端高电平有效 in_data :in std_logic_vector(3 downto 0);--四位二进制数据输入端 out_data:out std_logic_vector(3 downto 0));--四位二进制数据输出端 end;
architecture one2 of latch1 is begin
process(en) begin
if(en='1')then --检测使能端口 out_data<=in_data; --锁存数据 end if; end process; end;
生成后的锁存器元件如下：
图2-2-1 四位锁存器
四位锁存器波形图如下图：
图2-2-2 四位锁存器波形
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3、 标准脉冲部分的设计
标准脉冲产生电路用来产生两路信号，分别用来控制计数器清零及数据锁存器使能。实际应用时，需引入100Hz基准方波信号，经过数据累计1s后首先产生锁存信号，待锁存完成后复位计数器使计数器清零重新计数。之后再经1s后产生锁存及清零信号……，如此每隔1s后更新数据，显示测得频率值。
标准脉冲产生部分实现的VHDL代码如下：
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity S_counter is
port(s_clk :in std_logic;--100Hz脉冲输入 rst_out :out std_logic;--复位秒脉冲输出 show_out:out std_logic );--显示锁存输出 end;
architecture one1 of S_counter is begin
process(s_clk)
variable q :std_logic_vector(7 downto 0);--定义一个变量q begin
if(s_clk'event and s_clk='1')then q:=q+1; if(q=99) then show_out<='1'; end if; if(q=100)then show_out<='0'; end if; if(q=101)then rst_out<='0'; end if; if(q=102)then rst_out<='1'; q:=(others=>'0'); end if; end if; end process; end;
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生成的脉冲产生电路如下：
图2-3-1 标准脉冲产生部分
s_clk：为100Hz基础脉冲输入端；rst_out：为十进制计数器清零信号输出端；show_out：为锁存器锁存信号输出端。
标准脉冲产生电路输出波形如下图所示：
图2-3-2 标准脉冲产生部分输出波形
图中为了方便仿真使用的s_clk：为1ns的时钟信号，清零信号与锁存信号的间隔为100ns，实际使用中s_clk：应为10ms，清零信号与锁存信号的间隔应为1s。
三、 频率计的实现
本文频率计的输入端口有两个，分别是100Hz基准信号输入端口和待测信号输入端口。输出端口包含五路四位二进制数据输出端口用以输出频率计数据，分别对应频率计十进制数据的个位至万位。接线图如附录一所示：
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四、 总结
EDA技术是电子设计的发展趋势，使用EDA工具可以代替设计者完成电子系统设计中的大部分工作，EDA工具工具可以代替设计者完成电子系统设计中的大部分工作,EDA 工具从数字系统设计的单一领域, 发展到今天, 应用范围已涉及模拟、微波等多个领域, 可以实现各个领域电子系统设计的测试、设计仿真和布局布线等.我国EDA 技术的应用水平长期落后于发达国家,因此, 尽早掌握这一先进技术, 不仅是提高设计效率的需要, 更是我国电子工业在世界市场上生存、竞争与发展的需要。
参考文献：
[1]侯伯亨，《VHDL 硬件描述语言与数字逻辑电路设计》［M ］. 西安：西安 电子科技大学出版社，1999
[2]胡振华，《VHDL与FPGA设计》[M].北京：中国铁道出版社，2003 [3]焦素敏，《EDA 应用技术》[M].北京：清华大学出版社，2005 [4]李平，《电子设计自动化快速入门教程》[M].高等教育出版社，2003 [5]阎石，《数字电子技术基础》[M]. 高等教育出版社，2002
[6]沙斐．机电一体化系统的电磁兼容技术[M]．北京：中国电力出版社，1999． [7]刘芸江，甄蜀春，李曼．高速电路PCB板中电磁干扰的研究
[8]贾新章，郝跃，武岳山．电子电路CAD技术[M]．西安：西安电子科技大学出版社,1996．
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附录一：
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